FC2ブログ

[Active-HDL]Qsys生成回路のシミュレータ候補

Alteraの評価キットNEEKを使って、画面に絵を出して遊びたいが、
どうも以下のような流れで、いつも途中でつまずく。

・Qsysで回路組む。
   ↓
・VRAMとして容量確保するため、外付けDDR使わざるを得ない。
   ↓
・なぜかVerilogとVHDLとSystemVerilogの混在言語で生成されるという嫌がらせ。
   ↓
・安定動作を求め、仕方なく、ModelSim Starterの遅いのを使う。
   ↓
・あまりに遅くて我慢できなくなる。
   ↓
・Signal Tapを使うことに。
   ↓
・そもそもQsysの各IPの動作を理解してないので、
 あまりデバッグが進まず、やはりSimulatorが恋しい。
   ↓
・Simulator遅く、諦めが入り、作業保留へ・・


Verilog、VHDL、SystemVerilogを混在で扱える安価で比較的速い
Simulatorは無いものか?と探していたが、Active-HDLってどうなんだろう?
FPGAベンダー製の2倍のバージョンActive-HDL DE(だったかな?)が、
キャンペーンで1年間10万円以下。
毎月8000円ちょっとという、趣味にしても比較的安いレベルかと。

Aldec社にメンバー登録すると、評価ライセンスもらえそうなので、
まずは、本当にQsys生成の全IPがSimulation出来るかいじってみたい。
スポンサーサイト
カレンダー
08 | 2018/09 | 10
- - - - - - 1
2 3 4 5 6 7 8
9 10 11 12 13 14 15
16 17 18 19 20 21 22
23 24 25 26 27 28 29
30 - - - - - -
累積訪問者
現在の訪問者
現在の閲覧者数:
最新記事
最新トラックバック
最新コメント
月別アーカイブ
カテゴリ
プロフィール

bobgosso

Author:bobgosso
FPGAのブログへようこそ!

検索フォーム
RSSリンクの表示
リンク
ブロとも申請フォーム

この人とブロともになる

QRコード
QRコード