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[NEEK][動画再生]AvalonMM Slaveを作る

LCDパネルに砂嵐が表示出来るようになった。

 ※ picture_viewerデモ回路を真似して、SOPC BuilderでAltera IPを合体すればHDLコードは
   書かなくて済むと思っていたが、その回路ではVSYNC、HSYNC、DE信号は外部へ出るが、
   クロック信号が見つからない。デモ回路のqsfやPDF資料を見ていてクロック信号出力
   すべき事に気付いた。
   SOPC Builder使えば、Verilogを1行も書かずにシステム組めると思っていたのだが・・・

また、デバッグ用途で、S/W側からレジスタ値をいじって、LCD画面の変化を見たいが、
毎度H/Wのフルコンパイルすると時間がかかるので、テキトーなSlave回路追加してみようかと。

毎度のようにFPGAの部屋から情報を頂く。

http://marsee101.web.fc2.com/sopc_builder.html

ここに載ってるAvalonMM Slave回路追加方法の通りに、回路もそのまま頂いて追加してみた。
Quartus9.1 SP2 Web Edition使っていて、エラーが出たりと、FPGAの部屋に書いてある状況とは
途中経過が多少違うような気もしたが、手順通りにやっていくと、最後はエラー、Warningも
消えて、結果一致した様子。ちゃんと追加出来たっぽい。

いつも通りSimしようとしたら、こんな感じにエラー多発。

** Error: lcd_pixel_converter.vo(48): Net type of 'data_in' must be explicitly declared (`default_nettype is "none").
       :
** Error: lcd_sgdma.v(67): Net type of 'csr_writedata' must be explicitly declared (`default_nettype is "none").

何を言ってるのか良く分からないが、追加したSlaveがVerilog2001らしき記述だったから、SOPC Builderで
生成したRTL(voはネット?)を見ると以下最後の行のように、moduleの端子宣言の時にinput宣言してる。
Slave追加したら(?)、出力voもこんな記述になって、これまで通りModelSimでコンパイル出来なかった。

`default_nettype wire

//synopsys translate_off

//synthesis_resources =
`timescale 1 ps / 1 ps
module lcd_pixel_converter
(
clk,
data_in,
data_out,
empty_in,
empty_out,
eop_in,
eop_out,
ready_in,
ready_out,
reset_n,
sop_in,
sop_out,
valid_in,
valid_out) /* synthesis synthesis_clearbox=1 */;
input clk;
input [31:0] data_in;


先頭に「`default_nettype wire」を書いたら、Sim出来るようになった。(深くは理解してない)
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