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[LM32]仕様

汎用レジスタ

lm32_cpu.v
reg [`LM32_WORD_RNG] registers[0:(1<<`LM32_REG_IDX_WIDTH)-1]; // Register file



スタートアップルーチン

ether.elf:     file format elf32-lm32

Disassembly of section .boot:

00000000 <_reset_handler>:
0: 98 00 00 00 xor r0,r0,r0 > r0同士でXORすると必ず一致するから結果は0。これをr0へ格納するので0クリアになる。

<LatticeMico32 Processor Reference Manual>
After reset, the values in all of the above 32-bit registers are undefined. To
ensure that register 0 contains 0, the first instruction executed after reset
should be xor r0, r0, r0.


4: d0 00 00 00 wcsr IE,r0 > wcsr(Write Control or Status Register)でIE(Interrupt Enable)を0(Disable)にする。
8: d0 20 00 00 wcsr IM,r0 > IM(Interrupt Mask)を0(Disable)にする。
c: 78 01 00 00 mvhi r1,0x0 > mvhi(move high)で即値0x0を16bit左シフトした値をr1へ代入する。
10: 38 21 02 a8 ori r1,r1,0x2a8 > ori(bitwise logical OR)で、16bit即値0x2a8に上位16bitに0拡張(zero-extended)した32bit値とr1(32bit)のビット毎のORを取って、結果をr1へ格納。
14: d0 e1 00 00 wcsr EBA,r1 > EBA(Exception Base Address)へr1の値(つまり0x2a8)を代入。
18: f8 00 00 3a calli 100 <_crt0>
1c: 34 00 00 00 nop





汎用レジスタ

IEは1でEnable。IMより優先順位が高い。

<LatticeMico32 Processor Reference Manual>
IE – Interrupt Enable
1 – Interrupts enabled
IE, that determines whether interrupts are enabled. This flag has priority over the IM CSR.



IMはActive High。つまり、1でマスクされる。

<LatticeMico32 Processor Reference Manual>
The LatticeMico32 microprocessor supports up to 32 maskable, active-low,
level-sensitive interrupts. Each interrupt line has a corresponding mask bit in
the IM CSR. The mask enable is active high.








exitルーチンってなんだ?


  :
614: 34 02 00 06 mvi r2,6
618: 30 22 00 00 sb (r1+0),r2
61c: 78 01 80 00 mvhi r1,0x8000
620: 38 21 04 00 ori r1,r1,0x400
624: 34 02 00 07 mvi r2,7
628: 30 22 00 00 sb (r1+0),r2
62c: 78 01 80 00 mvhi r1,0x8000
630: 38 21 04 00 ori r1,r1,0x400
634: 34 02 00 44 mvi r2,68
638: 30 22 00 00 sb (r1+0),r2
63c: e3 ff ff fc bi 62c

00000640 <_exit>:
640: 34 08 00 01 mvi r8,1
644: ac 00 00 07 scall

00000648 :
648: 37 9c ff e8 addi sp,sp,-24
64c: 5b 9b 00 08 sw (sp+8),fp
  :

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